verilog 3

가산기 `timescale 1ns / 1ps module FA( input x, y, z, output c,s ); wire w1,w2,w3; xor(w1, x, y); xor(s, w1, z); and(w2,z,w1); and(w3,x,y); or(c,w2,w3); endmodule 1비트 가산기 모듈을 상위 모듈에서 불러 사용한다. module FA_4bit( input [3:0] x,y, input ci, output co, output [3:0] s ); wire [3:1] tc; FA A1 (.x(x[0]), .y(y[0]), .z(ci), .c(tc[1]), .s(s[0])); FA A2 (.x(x[1]), .y(y[1]), .z(tc[1]), .c(tc[2]), .s(s[1])); FA A3..

2023.03.10